Nat. Electron.：通过范德华沟道减薄，实现单层BP和GeAs晶体管

原创 低维 昂维 低维 昂维 2023年12月10日 18:31 

研究背景

2D半导体可以在未来的晶体管中用作原子薄沟道，提供对短沟道效应的免疫。在传统的块材半导体中，载流子迁移率随着块材厚度减小而迅速下降，但2D半导体提供了一个无悬键的表面，随着厚度减小，迁移率几乎没有下降。然而，单层2D晶体管通常由几种具有相对稳定晶格结构的2D半导体制成。此外，对于许多其他有前途的2D半导体，如黑磷(BP)，研究主要集中在具有相对厚的多层晶体管上。制造单层晶体管的一个关键挑战是与这些不稳定的2D半导体形成高质量的金属接触。这在很大程度上可归因于两个因素。首先，与块材半导体相比，单层半导体更容易被接触金属化过程损坏，接触金属化过程通常包括光刻胶旋涂步骤(基于有机溶液)，高能光刻辐射步骤(光子>6 eV，电子>10 keV)，显影步骤(基于碱溶液)和金属溅射或蒸发步骤(热金属原子/团簇轰击)。对于在溶剂中反应或在金属蒸发过程中损坏的不稳定单层(如BP)，这些工艺尤其成问题。其次，2D半导体的带隙通常随着厚度减小而增大。因此，在单层极限下，与多层2D晶体管相比，观察到更高的肖特基势垒和更大的接触电阻，限制了单层本征特性的测量。    

成果介绍

有鉴于此，近日，湖南大学刘渊教授和武汉大学何军教授（共同通讯作者）等合作报道了使用范德华剥离技术制造具有3D凸起接触的单层BP和GeAs锗晶体管。通过逐层机械剥离，可以使多层黑磷晶体管的沟道区域逐渐减薄到单层厚度，而不降低其精细的晶格，同时保留多层接触区域。利用该技术，本文测量了具有不同沟道厚度的同一2D晶体管的电学性质。本文发现BP的载流子迁移率随着厚度减小而急剧下降，表现得更像传统的块材半导体而不是纯粹的范德华半导体。文章以“Monolayer black phosphorus and germanium arsenide transistors via van der Waals channel thinning”为题发表在顶级期刊Nature Electronics上。

图文导读    

图1. BP的vdW剥离制备工艺。（a&b）剥离到硅衬底上的多层BP薄片的示意图和光学图像。（c&d）物理层压在BP薄片上的Pt条的示意图和光学图像。（e&f）通过物理剥离Pt条，最上层的BP层被干法去除，其余层的本征性质被保留。（g&h）vdW剥离的BP薄片的AFM高度测量和放大AFM图像。（i）BP薄片第二次剥离的光学图像。

图1给出了vdW干法剥离技术的制备过程示意图。为了制造该器件，多层BP片首先在官能化SiO₂衬底上机械剥离，如图1a和b中的示意图和光学图像所示。在此，BP被用作代表性的2D半导体来说明该制造过程，而其他不稳定的2D半导体(如GeAs，InSe和GaSe)也可以使用。接下来，使用标准光刻技术在牺牲硅衬底上预沉积Pt金属条带(50 nm厚，5×100 µm²尺寸)，然后进行电子束蒸发。然后可以使用之前开发的方法从牺牲衬底上机械地释放Pt条带，展示了复制硅表面的原子级平坦底表面。此外，利用vdW集成技术将Pt条带物理层压在BP表面，如图1c和d所示。vdW金属集成工艺对于保持底层BP薄片的本征性质至关重要，而传统的高能光刻和金属蒸发工艺容易破坏底层BP薄片。器件在90 ℃下退火2 min后，Pt条带(具有原子级平坦底表面)与BP表面层形成紧密接触。最后，从BP样品上机械剥离Pt条带，同时均匀地剥离最上面的单层(图1e和f)。Pt和BP之间不太可能发生化学反应，因为Pt是惰性贵金属，工艺温度相对较低(90 ℃)。本文利用AFM进一步观察了vdW剥离的BP样品的表面形貌。如图1g所示，Pt接触区域被明显去除，高度差为0.55 nm，对应于单层BP的厚度。重要的是，减薄区域仍然呈现出原子级平坦表面(表面粗糙度为0.15 nm，图1h)，没有任何残留物或裂纹，表明底层BP的本征性质可以保留。这一观察结果是意料之中的，因为减薄过程本质上是一个物理剥离过程，能够以原子级精度来控制。这与传统基于等离子体、离子、热针尖或溶液的化学刻蚀工艺形成对比，在化学刻蚀工艺中，很难只刻蚀最顶层的单层而不影响其余层。更重要的是，这种Pt vdW剥离过程可以重复多次以达到所需的厚度，从而导致逐层减薄过程。例如，本文在Pt条带旋转90°的情况下重复了两次vdW剥离过程，得到了设计良好的剥离轮廓，没有角度依赖性，如图1i所示。    

图2. 各种2D半导体的同质结和同质超晶格的构造。（a-d）通过多周期逐层剥离，具有明显带状排列的横向BP同质结。（e&f）BP同质超晶格阵列的光学图像和AFM测量。（g-i）其他2D横向同质超晶格的光学图像。

由于能够在所需位置精确控制2D厚度，本文可以构建具有可设计能带对齐的各种横向同质结或同质超晶格。例如，通过vdW剥离一个BP层，可以实现N层和(N-1)层混合的N/(N−1)/N同质结，其中N为层数，如图2a所示。根据理论分析，较厚的BP区域具有较小的带隙，因此可以根据BP厚度相关的能带结构和费米能级设计能带对齐来构建面内BP结。在设计位置对BP薄片进行多次vdW剥离，可以制备更复杂的同质结，其能带排列呈现设计的交错结构，如图2b-d所示。面内BP同质结由于其优越的结界面，已被用于构建高性能的隧穿晶体管或二极管。然而，自下而上的化学气相沉积合成同质结是非常具有挑战性的，因此，以前的器件主要是基于BP片的随机剥离，其中部分区域更薄或更厚。本文提出的vdW剥离方法是一种厚度和均匀性可控的自上而下技术，可以用于设计各种量子器件，无论是基础研究还是实际应用。例如，本文在BP薄片上展示了vdW剥离的周期性点阵列(图2e和f)，其中较小带隙(未减薄)区域可以作为周期性载流子复合或光子发射的光学漏斗。这种逐层干法剥离工艺不仅局限于BP，而且可以很好地扩展到其他不稳定的2D半导体。如图2g-i所示，可以在GeAs，InSe和GaSe上剥离不同的结构阵列，并具有所需的形状，周期和间距。对于制造的所有Pt结构，只要Pt与底层BP物理接触，单层BP总是可以剥离的。从可扩展制造的角度来看，vdW剥离的概念验证仍然受到相对较小BP薄片尺寸(<100 μm)以及大规模集成过程中Pt条带和BP沟道之间不良对齐的限制，特别是对于涉及多个剥离和对齐周期的逐层工艺。    

图3. 逐层沟道减薄的BP晶体管的原位电学测量。（a）不同沟道厚度BP晶体管原位电学测量的示意图。（b）多层BP晶体管的I_ds-V_gs转移特性和I_ds-V_ds输出曲线。（c）不同剥离周期下制备的BP晶体管的I_ds-V_gs转移特性，其中开/关比随着沟道厚度减小而逐渐增加。（d）逐层剥离14个周期后BP晶体管的转移和输出特性。（e）提取的开关比和场效应迁移率与BP沟道剥离层的关系。

由于能够逐层地剥离BP薄片而不降低其本征性质，可以原位测量具有不同沟道厚度的相同BP晶体管的电学性质，如图3a所示。为了制造晶体管，50 nm的Ti-Au电极对热沉积在多层BP(~10 nm厚)上作为源-漏极，300 nm厚的SiO₂作为背栅电介质。如图3b所示，制造的BP晶体管表现出p型I_ds-V_gs转移行为和线性I_ds-V_ds输出行为。然而，该器件具有较大的关断电流和较低的开/关比(<100)，与多层BP的电学性能一致。利用vdW剥离工艺，可以将BP晶体管的沟道区域逐层减薄，每次剥离后都可以直接测量晶体管的电学性能。如图3c所示，剥去最上面三层后，关断电流减小，开/关比从48增加到120。随着BP晶体管内同一沟道区域的进一步vdW剥离，开/关比逐渐增大，剥离14层后达到10⁶，如图3c和d所示。本文进一步总结了载流子迁移率、开关比和沟道剥离周期之间的关系。如图3e所示，随着厚度减小，开/关比逐渐增大，而载流子迁移率则随着沟道厚度减小而减小。尽管沟道厚度和开/关比之间的关系已经在许多2D晶体管中得到了证明，但它通常是从具有不同薄片厚度的不同晶体管中测量的，并且在这些不同的薄片上，接触势垒、接触电阻和样品质量可能会有很大差异。相比之下，在本文的方法中，连续使用相同的2D薄片，在相同厚度下接触情况保持不变，因此为阐明2D晶体管的载流子输运机制提供了一种令人信服的技术。    

图4. 具有3D凸起接触的单层2D晶体管。（a）具有3D凸起接触的单层BP晶体管制造过程中每个剥离步骤(8个逐层剥离周期)的光学图像。（b）接触区域BP厚度为5 nm的单层BP晶体管的示意图。（c）峰值中心位于733 nm的BP沟道的PL光谱表征，表明了沟道区域的单层性质。（d）单层BP晶体管的I_ds-V_ds转移特性和I_ds-V_ds输出曲线，在1 V偏置下提取的载流子迁移率为8 cm² V^-1 s^-1。（e）GeAs晶体管沟道和接触区域的AFM测量。（f）单层GeAs晶体管的I_ds-V_ds转移特性和I_ds-V_ds输出曲线。（g）准vdW系统BP晶体管和vdW系统GeAs晶体管的迁移率随沟道厚度(层数)的变化。    

由于具有以原子级精度剥离2D材料的能力，可以通过对沟道区域进行多周期逐层剥离来构建单层2D晶体管，而接触区域保持不变(即仍然是多层)以实现稳健的电学接触。基于该技术，通过8个周期逐层减薄工艺制备了单层BP晶体管，如图4a和b中每个剥离步骤的示意图和光学图像所示。通过光致发光(PL)光谱测量可以确认单层沟道，峰值能量为~1.7 eV(图4c)，与先前文献一致。图4d显示了单层BP晶体管的I_ds-V_gs转移特性。一般来说，p型晶体管的开/关比为10⁶，载流子迁移率为8 cm² V^-1 s^-1。重要的是，该器件仍然显示出近似线性的I_ds-V_ds输出曲线和良好的稳定性，进一步表明本文的方法改善了接触。此外，多层沟道和单层沟道在概念验证器件中共存，这在很大程度上归因于Pt条带与整个源-漏区域精确对齐的困难。然而，多层区域比单层区域的导电性更好，因此整体器件性能由单层区域主导。此外，单层BP器件显示出相对较大的阈值电压(V_th)为-44 V，亚阈值摆幅为6 V dec^-1，这可能归因于这里使用的厚氧化物(300 nm厚SiO₂)和长沟道长度。3D凸起接触几何结构可用于制造其他单层2D晶体管，这在以前是不可能的。如图4e和f所示，通过对沟道区域逐层剥离，可以实现单层GeAs晶体管。单层GeAs器件显示出p型开关行为，在1 V偏置下的开/关比超过10⁷(图4f)，并且使用3D凸起接触在原子厚度极限处观察到线性I_ds-V_ds曲线。

单层BP器件的接触电阻(6.5 kΩ µm)远小于器件的总电阻(~MΩ数量级)。因此，测量到的单层BP的低载流子迁移率(8 cm² V^-1 s^-1)更多地与本征沟道性质有关，而不是受到接触的限制。根据先前的研究，单层BP的理论迁移率不应超过25 cm² V^-1 s^-1，与实验值一致。该值比块材BP的理论迁移率(>1,000 cm² V^-1 s^-1)小几个数量级，这在很大程度上归因于几个因素，包括单层BP的有效质量增加，单层BP的载流子约束更强，单层BP的变形势增加以及层间光学模式的硬化减少。理论研究表明，BP在相邻层之间具有准共价键，这与纯vdW半导体(如石墨烯或MoS₂)有很大不同。因此，BP在厚度和载流子迁移率之间可能表现出完全不同的关系。BP的孤p轨道对杂化为成键轨道和反键轨道，沿面外方向弱局域甚至离域，导致载流子迁移率随着厚度减小而急剧降低。从这个角度来看，BP的表现更像传统的共价块材半导体(或准vdW半导体)，而不是纯vdW半导体。最后，为了支持上述理论，本文测量了GeAs体系的厚度-迁移率关系，其中GeAs具有较小的层间结合能，可以作为纯vdW材料处理。如图4g所示，当厚度从11层减少到单层时，载流子迁移率保持相对稳定，块材态和单层态之间迁移率变化小于10%。这与BP样品形成了鲜明对比，当BP厚度减小到单层时，载流子迁移率下降了95%。这种比较突出了纯vdW半导体(GeAs)和准vdW半导体(BP)之间的区别。这一对比也表明，单层BP相对较差的性能并非源于制造工艺。    

总结与展望

本文报道了一种vdW剥离技术，用于制造具有3D凸起接触的单层2D晶体管。低能vdW力(金属与2D表面之间)确保仅剥离最顶部2D层，而其本征性质不受影响，从而实现了具有原子级精度的可控剥离过程。利用这种技术，本文用不同的2D半导体(BP，GeAs，InSe和GaSe)构建了横向同质结和同质超晶格。此外，通过对多层BP沟道的逐层vdW剥离，本文观察到了电输运的演变，证实了其带隙与开/关比之间的关系。本文证明了该方法可以用于制造具有3D凸起接触的BP和GeAs单层晶体管。本文的工作还强调了纯vdW半导体(GeAs)和准vdW半导体(BP)之间的差异，二者具有不同迁移率-厚度关系。此外，这项工作对2D半导体以外的其他不稳定单层材料(如有机单层和钙钛矿单层)也有潜在的影响，这些材料以前被认为是不导电或具有较差的本征性质，但实际上受到金属和单层之间接触不良的限制。    

文献信息

Monolayer black phosphorus and germanium arsenide transistors via van der Waals channel thinning

（Nat. Electron., 2023, DOI:10.1038/s41928-023-01087-8）

文献链接：https://www.nature.com/articles/s41928-023-01087-8    

高质量h-BN单晶